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高性能微处理器电路设计 版权信息
- ISBN：9787111305613
- 条形码：9787111305613 ; 978-7-111-30561-3
- 装帧：暂无
- 册数：暂无
- 重量：暂无
- 所属分类：>
高性能微处理器电路设计 本书特色
《高性能微处理器电路设计》覆盖了在深亚微米CMOS工艺中进行下一代微处理器设计的各个方面书中的各章都由世界上著名的技术专家、设计师和研究人员编写而成。虽然微处理器系统设计的各个层面都有涉及但重点是电路设计，《高性能微处理器电路设计》中的例子都是从世界著名公司处理器中选取的。《高性能微处理器电路设计》中每章涉及的内容是独立的，因此各章之间的阅读次序是无关紧要的。书中包括的深层次内容有：CMOS超大规模集成电路设计中的体系结构约束条件。工艺尺寸缩小、低功耗器件SOI和工艺变动。目前流行的设计风格包括逻辑门系列、动态电路、异步逻辑、自定时流水线和快速算术单元。锁存器、时钟、时钟分布、锁相环和延迟锁定环。寄存器文件、缓存器和嵌八式DRAM设计。高速信号技术利I／O设计。ESD电子迁移和热载流子稳定性，CAD工具，包括时序验证利供电分布万案分析。测试和可测性。
高性能微处理器电路设计 目录
译者序原书序第1章 物理工艺对体系结构的影响1.1 引言1.2 CMOS工艺下处理器体系结构的实现1.3 高性能微处理器周期时间的选择1.4 PA8000、21164和21264处理器的比较1.5 互连电阻的趋势1.6 功耗趋势1.7 高级封装1.8 小结参考文献第2章 CMOS器件尺寸缩小和亚0.25um系统中的问题2.1 MOSFET缩小理论2.2 0.25um以下工艺中CMOS的缩小问题2.3 互连BC延迟2.4 低温CMOS参考文献第3章 泄漏功耗降低技术3.1 引言3.2 晶体管泄漏电流组成成分3.3 电路亚阈值泄漏电流3.4 泄漏控制技术参考文献第4章 低电压技术4.1 低电压低阈值电路设计4.2 电源关断方案4.3 衬底偏置控制4.4 处理器设计举例4.5 小结参考文献第5章 SOI工艺与电路5.1 引言5.2 PD-SOI与FD SOI的器件设计考虑5.3 器件结果5.4 PD－SOI CMOS数字电路5.5 低功耗SOI5.6 小结参考文献第6章 器件和互连线的工艺参数变动模型6.1 引言——变动来源6.2 概述——统计描述6.3 工艺参数变动综述6.4 刻画和处理参数变动的方法6.5 在互连影响分析问题上的应用6.6 小结参考文献第7章 高速VLSI算术单元：加法器和乘法器7.1 高速加法：算法和VLSI实现7.2 乘法7.3 小结参考文献第8章 钟控存储单元8.1 时钟策略概述8.2 时钟信号的非理想特性8.3 基本锁存器对8.4 基本触发器8.5 鲁棒性设计准则18.6 时序逻辑的时序特性8.7 锁存器对和触发器的比较8.8 高性能钟控存储单元8.9 鲁棒性设计准则28.10 钟控存储单元的性能指标8.11 动态电路的锁存单元8.12 建议和小结参考文献第9章 时钟分配9.1 引言9.2 目标9.3 实现9.4 时钟驱动器版图9.5 变动9.6 小结参考文献第10章 寄存器文件和缓冲存储器10.1 基本结构10.2 基本SRAM单元的设计和操作10.3 地址路径的设计10.4 读路径设计10.5 写路径设计10.6 冗余10.7 可靠性问题参考文献第11章 分析片上互连效应11.1 引言11.2 简化的互连线分析11.3 模型降阶11.4 驱动器模型11.5 小结参考文献第12章 互连驱动技术12.1 工艺尺寸缩小趋势12.2 与电容效应有关的问题和解决办法12.3 与电感效应有关的问题和解决办法12.4 与电阻效应有关的问题和解决办法12.5 长距离布线的问题和解决办法12.6 小结参考文献第13章 I／O和ESD电路设计13.1 引言13.2 供电的考虑因素13.3 片外驱动电路的边沿速率控制13.4 混合电压I／O13.5 阻抗匹配13.6 预补偿驱动器13.7 输入接收器13.8 ESD威胁13.9 ESD模型13.10 ESD保护网络的电路拓扑13.11 ESD保护设计元件和方法13.12 电源钳位13.13 CDN的考虑因素参考文献第14章 高速芯片间的信号传输14.1 传输线14.2 信号链路的性能指标14.3 发送器14.4 接收器14.5 时钟信号生成14.6 未来趋势14.7 小结参考文献第15章 计算机辅助设计工具概述15.1 引言15.2 微体系结构设计和电路可行性研究工具15.3 RTL模型设计工具15.4 RTL数据通路／存储器设计工具15.5 控制逻辑设计工具15.6 芯片装配和总体线网布线15.7 芯片级版图、电路以及时序验证15.8 测试模式生成15.9 结论参考文献第16章 时序验证16.1 引言16.2 时序验证的目标和分析16.3 高速设计和时序验证中的关键因素16.4 非存储器定制模块的时序验证16.5 存储器模块的时序验证16.6 设计流程和全芯片时序验证16.7 未来的挑战参考文献第17章 供电网络的设计与分析17.1 引言17.2 供电网络设计17.3 供电网格分析17.4 供电网格建模17.5 小结参考文献第18章 商性能处理器测试18.1 引言18.2 测试的基本概念18.3 可测试性设计18.4 小结参考文献
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高性能微处理器电路设计 节选
《高性能微处理器电路设计》论述了高性能微处理器电路设计的几乎所有方面。包括工艺技术对微处理器体系结构的影响、考虑工艺参数变动情况下的器件和连线模型、高速算术逻辑单元的设计、低电压设计技术、泄漏功耗降低技术、时钟分配、供电分配、高速信号传输、寄存器文件和缓存设计、芯片测试等等。《高性能微处理器电路设计》可供从事电子电路设计的相关技术人员参考，也可作为微电子专业高年级本科生和研究生的教材。
高性能微处理器电路设计 相关资料
插图：在高性能微处理器设计中，芯片的尺寸限制不是由制造工艺所能支持的最大尺寸决定，就是由产品所允许的最大费用决定。无论是哪种情况，这种芯片的尺寸相对于其他集成电路设计的芯片来说要大得多。确定体系结构中组成元件的尺寸不太容易。最简单的方式是将要设计的元件与以前的设计中的相似元件作比较。当要设计的元件用规则阵列或者数据通路实现时，有一种方式也很实用，在这种情况下，可通过分析基本单元中的电路和布线直接估算出尺寸。如果这些方式都不适用，剩下的方式就是利用对门的估计、布线的估计和其他因素，但这将损失准确性。处理器的周期时间也许是最重要的决策，而且也是最难的决策。1.3节将详细分析这个决策。1.1.5其他的工艺问题对于微处理器设计者来说，很重要的一些其他工艺问题是互连的物理特性、功耗和封装的发展趋势。过去，很长的互连布线在高层体系结构决策中并不是一个很难的问题，但是工艺的发展趋势使得互连长度限制变成了首要考虑的约束条件。功耗作为物理工艺的一方面，随着工艺尺寸的缩小，对设计师来说变得越来越重要。封装的进步允许更多更快的信号，这些信号与计算机系统元件的高层次集成使得可扩展多处理和超级计算得到迅速发展。这些问题将在本章的后几节中讨论。物理工艺的直接结果是需要人们不断改善设计方法。设计方法是CAD工具、设计策略、验证策略的结合，它们一起保证设计的成功。因为设计方法主要是由物理工艺驱动的，并且经常与工艺产生的限制有关，本章不直接对设计方法进行分析。1.2 CMOS工艺下处理器体系结构的实现计算机结构设计师工作在一个二进制逻辑级、逻辑门和存储元件组成的抽象领域中。一个任意复杂度的逻辑功能能够由只包含少量基本逻辑门类型的逻辑构建起来。但逻辑功能的正确性不能保证其可实现性，更不用说最小周期时间和最小费用了。同样，可以运用基本CMOS锁存器和逻辑门组合构建存储阵列，但高效的实现需要特殊的电路和设计技术。
高性能微处理器电路设计 作者简介
编译：袁小龙 喻文健 吴为民 编者：（美国）Anantha Chandrakasan （美国）William J.Bowhill （美国）Frank FoxAnantha Chandrakasan，麻省理工学院电气工程与计算机科学系的副教授。Chandrakasan博士获得了很多奖，并在多个IEEE和ACM会议上担任技术程序委员他的研究领域包括DSP的高效能实现无线微传感器网络和VLSI的CAD工具。William J.Bowhill，Compaq计算机公司(以前的数字设备公司)AlPha开发组主要的技术人员他为许多VAX和)AlPha微处理器的设计做出了贡献在I985年加入数字设备公司之前他为英格兰的标准电信研究实验室设计了电信芯片。Frank Fox，（Thomas F.Fox）,从1998年以来直是Rambus公司的副总裁他以前在数字设备公司工作领导第5代AlPha微处理器设计组。数字设备公司工作的14年中他设计，许多微处理器担任CMOS技术和ACD工具的咨询顾问。FOX博上从爱尔兰国立考克大学获得工程学士学位从部柏林入学圣三一学院获得博土学位。
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